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靜態資源優化方案范文第1篇

基于對互聯網需求的深入挖掘和分析，網宿科技在2010年5月正式對外宣布推出自主研發的DAA動態應用加速技術，成為國內唯一一家可以提供動態應用加速的服務提供商。據了解，該技術可以在傳輸的各個環節，如協議、路由、應用等多個方面進行優化，在網絡波動時，傳輸效率提升180%以上。

網宿全站加速解決方案（WSA- Whole Site Accelerator）對含有動態內容的互聯網網站具有明顯的加速效果，滿足網絡訪問速度及穩定性、安全性等多種需求，能為客戶構建高效服務網站。

此方案創新性地提出了“全站加速”的概念，打破了以往行業內單項加速技術的局面。融合了網宿DAA（應用動態加速）、靜態網頁加速、源站服務、日志分析、網站質量評測報告、Myview客戶服務系統和安全防護等多項產品和技術，對客戶網站進行整體加速與實時優化，避開網絡擁塞，顯著加快訪問速度，提高業務成功率，為客戶帶來最大化利潤。同時，WSA可以幫助客戶構建極高的安全性和穩定性網站。

網宿WSA全站加速解決方案具有以下優勢：

加快用戶訪問速度，提高訪問成功率：WSA加速后，響應時間縮短為不到原來的1/3，加速效果明顯。

使用方便：無需域名動靜分離，簡化網站服務操作，使用簡單。

適用性更強：可根據網站網絡需求調整網絡部署，同時可根據網站業務特點和行業特征調整方案部署。

合理分配流量，輕松應對突發訪問：動靜態內容混合加速，圖片、網頁和下載的文件緩存在節點處，可直接提供給用戶；動態連接通過DAA加速，傳輸至源站處理；減輕服務器壓力，使網絡流量合理傳輸。

多方位網絡安全保障：它部署了分布式、多層次的CDN安全體系。

網宿WSA采用了專用平臺、專用服務網絡、專用設備和專用服務團隊，對網站進行深入分析并提供定制化服務。在內容傳輸方面，網宿科技與各運營商緊密合作，在各大運營商內均部署了眾多WSA應用節點，對客戶網站的動態、靜態內容進行混合加速，可有效減少網絡傳輸中間環節對最終訪問質量的影響。

靜態資源優化方案范文第2篇

本文在Globus分層模型設計思想的基礎上提出一種優化的網格資源管理模型HRMM(HierarchicalResourceManagementModel)，并給出了相應的資源管理算法。為了提高效率，在HRMM的主要模塊中運用了GlobusToolkit2．4提供的數據結構和接口。

1HRMM的總體結構

HRMM的設計思想是：動態接收來自用戶的作業請求，并為該作業分配符合條件的計算資源，同時提供整個計算過程中有關資源信息的在線反饋，接受用戶的在線控制。HRMM的體系結構如圖1所示，將計算網格的資源管理任務分為四個層次：作業并行分析、全局資源分配、局部資源分配和本地資源管理。

由圖1可見，用戶經過GUI(圖形用戶界面)向HRMM提交作業請求，作業并行分析器接收用戶的作業請求，再按最大并行度將作業中的任務劃分為若干任務組，提交給全局資源分配器。對多任務組中的每個任務，全局資源分配器在靜態資源庫中一次搜索多個滿足該需求的集群，組成候選集群組提交給局部資源分配器。局部資源分配器在動態資源庫中讀取候選集群組中每個集群的有關信息，并將相應任務分配給最符合條件的集群。然后，該集群應用本地資源管理器執行任務。在整體上，本地資源管理器每隔一定時間向靜態資源庫發送靜態資源更新信息。另外，局部資源分配器讀取動態資源庫前，動態資源庫會從本地資源管理器讀取更新信息。

在這個分層模型中，一方面，用戶提交的作業能夠以最大的并行度執行，從而高效體現了并行計算的思想；另一方面，選多個集群組成候選集群組，再確定其中某一分配資源的方案，由于綜合考慮了任務的靜態需求和動態需求，避免重復的查詢操作，從而提高了資源分配的效率。

2作業并行分析器

如圖1所示，用戶經過GUI向作業并行分析器提交作業請求。這個請求包括該作業中所含的多個任務的相關信息、任務間的依賴關系及每個任務的計算資源需求。作業并行分析器分析該作業中的任務及相互關系，根據各任務的依賴關系將作業中的任務劃分為不同的任務組，并對每個任務組進行適當描述后提交給全局資源分配器。

2．1作業的拓撲表示

一個作業由一個或多個任務組成。作業的拓撲定義為一個滿足如下條件的有向無環圖：該圖的節點與作業中的任務一一對應；若任務B直接依賴于任務A，則存在一條由節點A到節點B的有向邊，稱A為B的直接前驅，B為A的直接后繼；如果存在一條從A到B的由多條有向邊組成的有向通路，則稱A為B的前驅，B為A的后繼。

圖2表示一個作業的拓撲結構。設該作業由標記為A~G的7個任務及其相互關系組成。如圖2所示，任務D需要在任務A和B完成后才能開始，而任務G必須在任務正和F完成后才能開始。

為了提高作業的并行執行效率，需要關注任務在拓撲定義中的深度。記任務T的直接前驅集合為Pd(T)，則其深度d(T)為：

若Pd(T)=φ，則d(T)=1；

若Pd(T)≠φ，則d(T)=max{d(R)}+1．

R∈Pd(T)

2．2作業的最大并行度劃分

作業的并行劃分是指：一個作業拆分后形成的一系列對應每個任務、前后有序且相互獨立的任務組。一個作業可以有一個或多個并行劃分方案，形成該作業對應的并行劃分集，記作，I()為中的任務組數。稱為作業的最大并行度劃分，如果：E∈,且ξ∈。I（）≤I（ξ）將作業中的多個任務按照相應的深度進行劃分，形成一個最大并行度劃分。如圖2中的作業，其最大并行度劃分為：={(A，B)，(C，D，E)，F，G}。

3全局資源分配器

全局資源分配器接收到以RSL描述的任務組后，立刻進行分析和解釋，獲得每個任務的靜態資源需求。系統根據每個任務的資源需求在靜態資源庫中搜索滿足條件的多個集群，并將結果提交給局部資源分配器。

3．1靜態資源庫

系統中的靜態資源庫采用基于輕量目錄訪問協議LDAP結構。在HRMM模型中，網格系統的所有靜態資源都在LDAP服務器的DIT(目錄信息樹)中建立了相應的目錄項，并用<屬性，值>的組合描述各種資源屬性。靜態資源庫選擇LDAP可以在性能上帶來以下優點：

(1)LDAP專門對讀操作進行了優化，在讀操作頻繁的情況下，可以提高讀取效率。

(2)LDAP是跨平臺協議

，可在任何計算機上使用。從而增加系統對異構網格環境的適應性。

(3)LDAP服務器支持分布式的結構，靜態資源庫可訪問本地或全局的LDAP服務器，并能很方便地實現同步，即增強資源管理的分布性。

3．2全局資源分配算法

根據任務組中每個任務的靜態需求，全局資源分配器在靜態資源庫中搜索滿足需求的集群。在搜索時首先隨機選擇搜索的起始位置，然后為每個任務分別返回最先發現的N個滿足該任務需求的集群，形成候選集群組，并以ClusterList數據結構描述后提交給局部資源分配器；其中ClusterList是用來描述候選集群組的廣義表結構，如圖3所示。對于任何一個任務，如果只找到K(

4局部資源分配器

局部資源分配器在動態資源庫中搜索候選集群組的動態信息，將這些動態信息和從全局資源分配器獲得的靜態信息相組合并進行綜合分析，最終將任務組中的每個任務分配給最適合的集群。

4．1動態資源庫

動態資源庫中的數據以XML描述，帶來如下優點：

(1)XML針對更新操作進行了優化。因此，對于需要不斷更新的動態資源庫，可有效提高效率。

(2)XML和LDAP在存儲結構上都是樹狀結構，可以很方便地相互轉化。用XML描述數據，可使動態資源庫和基于LDAP的靜態資源庫具有更好的耦合性。

(3)XML與平臺無關，以XML表示的數據可很方便地被其他程序使用。

4．2局部資源分配策略

局部資源分配器得到候選集群組ClusterList后，從動態資源庫獲取每個候選集群的動態信息，并將這些動態信息添加到相應集群的靜態信息之后，然后將靜態資源和動態資源信息相組合，形成集群綜合資源信息。設一個集群的動態資源信息為h=[h1,…，hm]T，靜態資源信息為t=[t1,…,td]T，其中m和d分別為動態和靜態資源描述的字段數，則集群綜合信息為υ=[tThT]T=[υ1,…,υp]T，其中P=m+d。如圖3所示，集群2，2的綜合信息表示為υ2.2。類似地，將任務靜態資源需求和動態資源組合，設一個任務的動態資源需求為g=[g1,…，gm]T，靜態資源需求為s=[s1,…，sd)T，則綜合資源需求為r=[sTgT]T=[r1,…，rp]T。任務i的綜合資源需求表示為ri。在確定分配策略時，將只考慮任務的綜合資源需求和集群的綜合資源信息。

首先，為了任務能夠順利完成，最終被選擇的集群必須同時滿足任務的靜態資源需求和動態資源需求，即滿足任務的綜合資源需求：

∨i∈[1,n],∨j∈[1，p]，Vi,f(i)[j]≥ri[j]

其中，n為任務組中的任務數量，p為向量u／和r的維數，f(i)為任務i的候選集群(即ClusterList中Taski對應的集群鏈表)中最終被選擇集群的序號。因此，首先在ClusterList中刪除所有不滿足上述條件的集群，并記第i個任務還剩余Ki個符合綜合資源需求的候選集群，其中1≤i≤n，1≤Ki≤N。最后，局部資源分配器要為每個任務Taski從Ki個候選集群中選擇最合適的一個。綜合考慮計算網格的整體資源分配效率，在具體選擇集群時采用如下決策機制：

(1)獲選集群的綜合資源信息應盡量接近相應任務的綜合資源需求，避免資源的浪費，即：

(2)獲選集群和任務提交節點間的總網絡延遲應盡量小，即：

其中tj為全局標識為j的集群的延遲；

(3)HRMM為每個用戶規定了計算資源占用量的上限，即：

其中W為該用戶對計算資源占用量的上限，且W>0。

綜合考慮上述三方面，局部資源分配可以描述為如下二次規劃問題：

其中C是可以改變的加權系數，且C>0。由于f(i)為離散值且取值范圍有限，因此提出以下優化方法，通過較少的計算來搜索近似的最優解。記候選集群組為ClusterList，則算法表示如下：

STEP1．對每個任務和候選集群，將靜態和動態資源信息組合為綜合資源信息；

STEP2．刪除ClusterList中不滿足總和資源需求的集群；

STEP3.，計算每個集群i,j的局部損失Cost[i,j]:=vi,j-ri+C·tij；

STEP4．并行地對Cost的每一列排序，并按從小到大的次序重排ClusterList中的集群鏈表；

STEP5．如果，則報告不存在滿足條件的解，算法結束；

STEP6．∨i∈[1,n],并行計算Cost*：=vi,k-ri+C·ti,k，其中k=aramin(vi,j<vi,1)；

STEP7．∨i∈[1,n]，并行計算d(i]：=

STEP8．置b:=argmin(d[j])，并刪除ClusterList中任務b的集群鏈表中前k-1個集群節點；

STEP9．如果滿足則轉STEPl0，否則轉STEP6；

STEP10．∨i∈[1,n]，將第i個任務分配給ClusterList中相應任務集群鏈表中的第一個集群，算法結束。

該算法為資源分配查找到了近似的最優解，并在最大程度上利用了資源管理站點所在集群的計算資源，將大部分計算并行化。設資源管理站點所在集群的節點數為戶，則該算法在每個節點上的計算復雜度為O(n2n／P)

靜態資源優化方案范文第3篇

本文將介紹FPGA的功耗、流行的低功耗功能件以及影響功耗的用戶選擇方案，并探討近期的低功耗研究，以洞察高功率效率FPGA的未來趨勢。

功耗的組成部分

FPGA的功耗由兩部分組成：動態功耗和靜態功耗，信號給電容性節點充電時產生動態功耗。這些電容性節點可以是內部邏輯塊、互連架構中的布線導線、外部封裝引腳或由芯片輸出端驅動的板級跡線。FPGA的總動態功耗是所有電容性節點充電產生的組合功耗。

靜態功耗與電路活動無關，可以產生于晶體管漏電流，也可以產生于偏置電流?？傡o態功耗是各晶體管漏電功耗及FPGA中所有偏置電流之和。動態功耗取決于有源電容一側，因而可隨著晶體管尺寸的縮小而改善。然而，這卻使靜態功耗增加，因為較小的晶體管漏電流反而較大。因此靜態功耗占集成電路總功耗的比例日益增大。

如圖1所示，功耗很大程度上取決于電源電壓和溫度。降低FPGA電源電壓可使動態功耗呈二次函數下降，漏電功耗呈指數下降。升高溫度可導致漏電功耗呈指數上升。例如，把溫度從85℃升高至100℃可使漏電功耗增加25％。

功耗分解

下面分析一下FPGA,總功耗的分解情況，以便了解功耗的主要所在。FPGA功耗與設計有關，也就是說取決于器件系列、時鐘頻率、翻轉率和資源利用率。

以Xilinx Spartan-3 XC3S1000FPGA為例，假定時鐘頻率為100MHz，翻轉率為12.5％，而資源利用率取多種實際設計基準測試的典型值。

圖2所示為XC3S1000的活動功耗和待機功耗分解圖。據報告顯示，活動功耗是設計在高溫下活動時的功耗，包括動態和靜態功耗兩部分。待機功耗是設計空閑時的功耗，由額定溫度下的靜態功耗組成。CLB在活動功耗和待機功耗中占最主要部分，這不足為奇，但其他模塊也產生可觀的功耗。I/O和時鐘電路占全部活動功耗的1/3，如果使用高功耗的I/O標準，其功耗還會更高。

配置電路和時鐘電路占待機功耗近l/2，這在很大程度上是偏置電流所致。因此，要降低芯片的總功耗，就必須采取針對所有主要功耗器件的多種解決方案。

低功耗設計

FPGA的設計中使用了多種功耗驅動的設計技術。以Xilinx Virtex系列為例，因為配置存儲單元可占到FPGA中晶體管數的1/3，所以在該系列中使用了一種低漏電流的“midox”晶體管來減少存儲單元的漏電流。為了減少靜態功耗，還全面采用了較長溝道和較高閾值的晶體管。動態功耗問題則用低電容電路和定制模塊來解決。DSP模塊中乘法器的功耗不到FPGA架構所構建乘法器的20％。鑒于制造偏差可導致漏電流分布范圍很大，可篩選出低漏電流器件，以有效提供核心漏電功耗低于60％的器件。

除了融入FPGA設計之外，還有許多設計選擇方案影響到FPGA的功耗。下面分析部分這類選擇方案。

1　功耗估計

功耗估計是低功耗設計中的一個關鍵步驟。雖然確定FPGA功耗的最準確方法是硬件測量，但功耗估計有助于確認高功耗模塊，可用于在設計階段早期制定功耗預算。

如圖1所示，某些外部因素對功耗具有呈指數的影響；環境的微小變化即可造成預估功耗的重大變化。使用功耗估計工具雖難以達到精準，但仍然可以通過確認高功耗模塊來為功耗優化提供極好的指導。

2　電壓和溫度控制

如圖1所示，降低電壓和溫度均可顯著減少漏電流。電源電壓降低5％就可降低功耗10％。通過改變電源配置，很容易調整電源電壓。目前的FPGA不支持大范圍電壓調整，推薦的電壓范圍通常是±5％。結溫可以用散熱器和氣流等冷卻方案來降低。溫度降低20℃可減少漏電功耗25％以上。降低溫度還可呈指數提高芯片的可靠性。研究表明，溫度降低20℃可使芯片總體壽命延長10倍。

3　懸掛和休眠模式

懸掛和休眠等模式可有效降低功耗。以Xilinx Spartan-3A FPGA為例，該器件提供兩種低功耗空閑狀態。在懸掛模式下，VCCAUX電源上的電路被禁用，以減少漏電功耗和消除偏置電流，這樣可降低靜態功耗40％以上。懸掛時仍保持芯片配置和電路狀態。將喚醒引腳置位即可退出懸掛模式。此過程用時不到1ms。

休眠模式允許關閉所有功率調節器，從而實現零功耗。若要重啟，必須重開電源并配置器件，此過程需要數十毫秒。切斷電源后，所有I/O均處于高阻抗狀態。如有I/O需要在休眠模式下主動激活，則必須保持對相應I/O組供電，這會消耗少量待機功率。

4　I/O標準方案

不同I/O標準的功耗水平相差懸殊。在犧牲速度或邏輯利用率的情況下，選擇低功耗I/O標準可顯著降低功耗。例如，LVDS是功耗大戶，其每對輸入的電流為3mA，每對輸出的電流為9mA。因此，從功耗角度來看，應該僅在系統技術規范要求或需要最高性能時才使用LVDS。

替代LVDS的一種功耗較低而性能較高的方案是HSTL或SSTL，但這二者仍要每輸入消耗3mA。如果可能，推薦換用LVCMOS輸入。此外，DCI標準是功耗大戶。當連接到RLDRAM等存儲器件時，請考慮在存儲器上使用ODT，而在FPGA上使用LVDCI，以減少功耗。

5　嵌入式模塊

用嵌入式模塊替代可編程架構可顯著降低功耗。嵌入式模塊是定制設計的，因此其體積和開關電容都比可編程邏輯的小。這些模塊的功耗是等效可編程邏輯的1/5～1/12。如果設計縮小并可裝入較小的器件，則使用嵌入式模塊可以降低靜態功耗。一個潛在的缺點是，使用大型嵌入式模塊可能無法更有效地實現非常簡單的功能。

6　時鐘生成器

在時鐘生成中考慮功耗因素可以減少功耗。數字時鐘管理器廣泛用于生成不同頻率或相位的時鐘。然而，DCM消耗的功率占VCCAUX不可小覷的一部分；因此，應盡可能限制使用DCM。通過使用多種輸出(如CLK2X、CLKDV和CLKFX)，一個DCM常?？缮啥喾N時鐘。與為同一功能使用多個DCM相比，這是一種功耗較低的解決方案。

7　Block RAM的構建

多個Block RAM常常可以組合起來構成一個大型RAM。組合的方式可以對功耗意義重大。時序驅動的方法是并行訪問所有RAM。例如，可以用4個2k×9RAM構成一個2k×36RAM。

這個較大RAM的訪問時間與單個Block RAM相同；然而，其每次訪問的功耗卻相當于4個Block RAM的功耗之和。

一種低功耗的解決方案是用4個512×36b RAM構成同樣的2k×36bRAM。每次訪問都會預先解碼，以選擇訪問4個Block RAM之一。盡管預解碼延長了訪問時間，但較大RAM每次訪問的功耗卻與單個Block RAM大致相同。

低功耗研究

1　降低電壓

降低電壓是減少功耗的最有效方式之一，而且隨之而來的性能下降對許多并不要求最高性能的設計來說是可以接受的。不過，目前FPGA的工作電壓范圍很小，在某些電壓敏感型電路上還不能使用。

在Xilinx研究實驗室，CLB電路被重新設計成能在降低許多的電壓下工作，以便在較低功耗情況下提供寬裕的性能權衡余地。例如，對于90nm工藝，電壓下降200mV可降低功耗40％，最高性能損失25％；電壓下降400mV可降低功耗70％，最高性能損失55％。

2　細粒度電源開關 可編程邏輯設計特有的開銷之一是并非所有片上資源都用于給定的設計?？墒?，未使用的資源保持供電狀態，并以漏電功耗的形式增加了總功耗。模塊級電源開關可分別關掉未使用模塊的供電。每個模塊通過一個電源開關耦接到電源。開關閉合時，該模塊工作。開關斷開時，該模塊從電源有效斷開，從而使漏電功耗降到1/50～1/100。電源開關的粒度可以小到單個CLB和BlockRAM。在設計中，這些電源開關可以通過配置比特流進行編程，也可由用戶直接控制或通過訪問端口控制，實際設計的基準測試結果表明，細粒度電源開關可減少漏電功耗30％。

3　深睡眠模式

便攜電子產品的主要要求之一是器件空閑時功耗極低或無功耗。以XilinxSpartan-3A FPGA為例，該芯片可通過進入休眠模式來達到此目的，這需要外部控制，蘇醒緩慢，且不能恢復FPGA狀態。設計動態控制上述細粒度電源開關，令其關閉所有內部模塊供電，僅保留配置和電路狀態存儲組件為供電狀態。這樣形成的狀態是一種深睡眠模式，其漏電功耗為額定功耗的1％～2％，保存FPGA狀態，退出此模式僅需數微秒。

4異構架構

電路的最高時鐘頻率取決于其時序關鍵型路徑的延遲。非關鍵型路徑的速度可以較慢而不影響整體芯片性能。在大型系統中，可以有幾個速度關鍵型模塊(如處理器中的數據通路)，其他模塊可以是非關鍵型(如緩存)。

當今的FPGA就功耗和速度而言是相同的，每個CLB均有同樣的功耗和速度特性。異構架構可降低功耗，這種架構包含一些低功耗(同時也較慢)的模塊，方法是在低功耗模塊中實現非關鍵型模塊。這樣做不影響整體芯片性能，因為時序關鍵型模塊并未損失性能。

創建異構架構的一種方法是，分配兩條核心供電軌，即一條高電壓軌(VDDH)和一條低電壓軌(VDDL)。FPGA的每個器件用嵌入式電源開關選擇這二者之一，并相應采用高速度或低功耗特性。設計的詳細時序確定之后，電壓選擇便告完成，所以只有非關鍵型模塊才應以VDDL供電。

創建異構架構的另一種方法是，將FPGA分成不同的區，并將這些區分別預制為具有高速度和低功耗特性?？梢杂貌煌娫措妷?、不同閾值或通過若干其他設計權衡條件來實現這些區。要避免性能下降，設計工具必須將設計的時序關鍵型器件映像成高速度區，而將非關鍵型器件映射成低功耗區。

5　低擺幅信令

隨著FPGA容量增加，片上可編程互連的功耗越來越大。減少這種通信功耗的一種有效方法是使用低擺幅信令，其中導線上的電壓擺幅比電源電壓擺幅低得多?，F今，低擺幅信令常見于在高電容性導線(如總線或片外鏈接)上進行通信的情況。低擺幅驅動器和接收器比CMOS緩沖器更復雜，所以占用更多芯片面積。但是，隨著片上互連逐漸成為總體功耗的較大組成部分，低擺幅信令的功耗優勢將證明增加設計復雜性是值得的。當然，FPGA用戶不會看到內部信號電壓的差異。

圖3所示為具有上述某些概念的FPGA架構，其可編程異構架構由高速度和低功耗兩個區組成。一個片上功耗模式控制器可管理各種降功耗模式，即深睡眠模式、懸掛模式和休眠模式。在架構內部，可以用專用的供電開關關掉每個邏輯塊的電源。通過布線架構的通信信號流經低擺幅驅動器和接收器，以降低互連功耗。

靜態資源優化方案范文第4篇

關鍵詞:數字系統；IC；設計

一、數字IC設計方法學

在目前CI設計中，基于時序驅動的數字CI設計方法、基于正復用的數字CI設計方法、基于集成平臺進行系統級數字CI設計方法是當今數字CI設計比較流行的3種主要設計方法，其中基于正復用的數字CI設計方法是有效提高CI設計的關鍵技術。它能解決當今芯片設計業所面臨的一系列挑戰:縮短設計周期，提供性能更好、速度更快、成本更加低廉的數字IC芯片。

基于時序驅動的設計方法，無論是HDL描述還是原理圖設計，特征都在于以時序優化為目標的著眼于門級電路結構設計，用全新的電路來實現系統功能;這種方法主要適用于完成小規模ASIC的設計。對于規模較大的系統級電路，即使團隊合作，要想始終從門級結構去實現優化設計，也很難保證設計周期短、上市時間快的要求。

基于PI復用的數字CI設計方法，可以滿足芯片規模要求越來越大，設計周期要求越來越短的要求，其特征是CI設計中的正功能模塊的復用和組合。采用這種方法設計數字CI，數字CI包含了各種正模塊的復用，數字CI的開發可分為模塊開發和系統集成配合完成。對正復用技術關注的焦點是，如何進行系統功能的結構劃分，如何定義片上總線進行模塊互連，應該選擇那些功能模塊，在定義各個功能模塊時如何考慮盡可能多地利用現有正資源而不是重新開發，在功能模塊設計時考慮怎樣定義才能有利于以后的正復用，如何進行系統驗證等。

基于PI復用的數字CI的設計方法，其主要特征是模塊的功能組裝，其技術關鍵在于如下三個方面:一是開發可復用的正軟核、硬核;二是怎樣做好IP復用，進行功能組裝，以滿足目標CI的需要;三是怎樣驗證完成功能組裝的數字CI是否滿足規格定義的功能和時序。

二、典型的數字IC開發流程

典型的數字CI開發流程主要步驟包含如下24方面的內容:

(1)確定IC規格并做好總體方案設計。

(2)RTL代碼編寫及準備etshtnehc代碼。

(3)對于包含存儲單元的設計，在RTL代碼編寫中插入BIST(內建自我測試)電路。

(4)功能仿真以驗證設計的功能正確。

(5)完成設計綜合，生成門級網表。

(6)完成DFT(可測試設計)設計。

(7)在綜合工具下完成模塊級的靜態時序分析及處理。

(8)形式驗證。對比綜合網表實現的功能與TRL級描述是否一致。

(9)對整個設計進行Pre一layout靜態時序分析。

(10)把綜合時的時間約束傳遞給版圖工具。

(11)采樣時序驅動的策略進行初始化nooprlna。內容包括單元分布，生成時鐘樹

(12)把時鐘樹送給綜合工具并插入到初始綜合網表。

(13)形式驗證。對比插入時鐘樹綜合網表實現的功能與初始綜合網表是否一致。

(14)在步驟(11)準布線后提取估計的延遲信息。

(15)把步驟(14)提取出來的延遲信息反標給綜合工具和靜態時序分析工具。

(16)靜態時序分析。利用準布線后提取出來的估計延時信息。

(17)在綜合工具中實現現場時序優化(可選項)。

(18)完成詳細的布線工作。

(19)從完成了詳細布線的設計中提取詳細的延時信息。

(20)把步驟(19)提取出來的延時信息反標給綜合工具和靜態時序分析工具。

(21)Post-layout靜態時序分析。

(22)在綜合工具中實現現場時序優化(可選項)。

(23)Post一alyout網表功能仿真(可選項)。

(24)物理驗證后輸出設計版圖數據給芯片加工廠。

對于任何CI產品的開發，最初總是從市場獲得需求的信息或產品的概念，根據這些概念需求，CI工程師再逐步完成CI規格的定義和總體方案的設計?？傮w方案定義了芯片的功能和模塊劃分，定義了模塊功能和模塊之間的時序等內容。在總體方案經過充分討論或論證后開始CI產品的開發。CI的開發階段包含了設計輸入、功能仿真、綜合、DFT(可測試設計)、形式驗證、靜態時序分析、布局布線等內容。而CI的后端設計包括布局、插入時鐘樹、布線和物理驗證等內容，后端設計一般能在軟件中自動完成，如SIE軟件就能自動完成布局布線。

三、IC開發過程介紹

IC開發過程包括設計輸入、功能仿真、綜合、可測試性設計DFT、形式驗證、靜態時序分析、布局、插入時鐘樹、布線、物理驗證等內容，下面分別進行詳細介紹。

設計輸入:一般包括圖形與文本輸入兩種格式。文本輸入包括采用verilog和vHDL兩種硬件描述語言的格式，verliog語言支持多種不同層次的描述，采用硬件描述語言主要得益于采用綜合器來提高設計效益;圖形輸入一般應該支持多層次邏輯圖輸入，主要應用在一些專門的電路設計中，但是圖形輸入耗時費力且不方便復用。

功能仿真:功能仿真的目的是為了驗證設計功能的正確性和完備性。搭建的測

試環境質量和測試激勵的充分性決定了功能仿真的質量和效益，仿真工具也是比較多，而且功能比較齊全。

綜合:所謂綜合，就是將設計的HDL描述轉化為門級網表的過程。綜合工具(也可稱為編譯器)根據時間約束等條件，完成可綜合的TRL描述到綜合庫單元之間的映射，得到一個門級網表等;綜合工具可內嵌靜態時序分析工具，可以根據綜合約束來完成門級網表的時序優化和面積優化。

可測試性設計DFT:目前大多數CI設計都引入可測試結構設計，一般在電路初步綜合后可進行DFT設計。典型的DFT電路包括存儲單元的內建自測BIST電路、掃描鏈電路和邊界掃描電路。BIST電路是為了測試而設計的專門電路，它可以來自半導體生產廠商，也可以用商用的工具自動產生。掃描鏈電路一般是用可掃描的寄存器代替一般的寄存器，由于帶掃描功能的寄存器的延時與一般的寄存器并不一致，所以在綜合工具進行時序分析時最好就能考慮這種“附加”的延遲。邊界掃描電路主要用來對電路板上的連接進行測試，也可以把內部掃描鏈的結果從邊界掃描電路引入。

形式驗證是一種靜態的驗證手段，它根據電路結構靜態地判斷兩個設計在功能上是否等價，從而判斷一個設計在修改前和修改后其功能是否保持一致。

靜態時序分析:靜態時序分析是CI開發流程中非常重要的一環。通過靜態時序分析，一方面可以了解到關鍵路徑的信息，分析關鍵路徑的時序;另一方面，還可以了解到電路節點的扇出情況和容性負載的大小。

布局:

布局被認為是整個后端流程最關鍵的一步，布局首先是在滿足電路時序要求的條件下得到盡可能小的實現面積，其次布局也是把整個設計劃分成多個便于控制的模塊。布局的內容包括把單元或宏模塊擺放到合適的位置，其目的是為了最大限度地減小連線的RC延遲和布線的寄生電容效應，此外，良好的布局還可以減小芯片面積和降低布線時出現擁賽現象的幾率。

插入時鐘樹:時鐘樹又稱時鐘網絡，是指位于時鐘源和它所有扇出的寄存器時鐘輸入端之間的BUFFER驅動邏輯，時鐘樹通常根據物理布局情況生成。時鐘樹的插入關鍵在于如何控制時鐘信號延時和時鐘信號扭曲，因為較大的延遲對解決電路的保持時間問題不利，較大的時鐘扭曲往往增加寄存器鎖存不穩定數據的幾率。但是時鐘信號延遲和時鐘信號扭曲問題是對矛盾，如果設計對兩者都要求比較嚴格的話，時鐘樹的插入往往需要考慮比較多。

布線:布線分為兩個階段完成:預布線和詳細布線，預布線時版圖工具把整個芯片劃分為多個較小的區域，布線器只是估算各個小區域的信號之間最短的連線長度，并以此來計算連線延遲，這個階段并沒有生成真正的版圖連線。詳細布線階段，布線器根據預布線的結果和最新的時序約束條件生成真正的版圖連線。但是如果預布線的時間比布局運行的時間還要長，這就意味著布局的結果是失敗的，這時候就需要重新布局以減少布線的擁賽。:

布局布線完成之后，EDA工具根據布局布線的結果產生電路網表，產生真正的互連線延遲數據，這樣以前綜合工具DC根據線負載模型計算出來的延遲數據與這些互連線延遲數據相比是不夠精確的，因此把這些版圖提取出來的互連線延遲數據反標給DC重新進行綜合優化，如果生成的網表滿足了時序、面積及功耗要求后就生成電路版圖，電路版圖經過驗證就可以制成芯片。

參考文獻：

靜態資源優化方案范文第5篇

在鋼鐵工業的生產中，煉鋼一連鑄生產調度計劃的編制是否合理科學，對鋼鐵生產的效率與水平都有很大程度的影響。如何優化其調度計劃方案也就成為了當前業界最為關注的課題。從鋼鐵生產的整個工藝過程來看，煉鋼一連鑄環節是+非常關鍵的生產環節，是決定鋼鐵產量與質量的主要工藝階段，而針對其所指定的調度計劃方案也是鋼鐵生產管理中具有過渡作用的管理計劃，起到了承上啟下的作用，指導著鋼鐵加工的工藝流程順序，控制著其施工進度。為了能夠更好的保證鋼鐵生產順利穩定、連續高效的進行生產，很有必要對煉鋼一連鑄調度計劃的編制方法進行合理優化。以下本文就針對如何優化其調度計劃編制方法進行探討。

一、煉鋼-連鑄調度計劃概述

鋼鐵生產管理中的煉鋼一連鑄計劃調度主要是指對煉鋼、精煉以及連鑄等三個工藝階段之間的相互混合流水作業流程進行組織調度與安排管理的過程。在煉鋼一連鑄的生產過程中，一般會受到連澆生產、生產資源、品種質量以及不同生產節奏等幾方面的約束，另外，由于目前重鋼新區的設計特點，連鑄存坯場地狹窄也是其制約因素，為了能夠保證生產工藝能夠按照有條不紊的順序依次進行生產，就必須要做好煉鋼一連鑄的調度計劃編制工作，以縮短整個流程的用時，縮短生產周期；同時提高生產設備的利用效率，實現資源的優化配置。

二、煉鋼-連鑄調度計劃的特點

基于鋼鐵的煉鋼一連鑄生產是具有工序多、生產線長、約束條件多、需要進行多段生產和多段運輸的生產過程，其不但需要滿足離散型工業的生產離散要求，還要滿足流程工業的生產連續要求。煉鋼一連鑄生產最大的特點就是要將液態形式下的鋼水轉變為固態形式的鋼坯，在這一轉變過程中，對生產的連續性要求極高，必須要把握好加工時間以及設備之間的產品傳輸時間，確保產品到達每道工序的設備前都能夠立即進行加工，而無須等待設備。為此，這就要求煉鋼一連鑄調度計劃必須要具備一定的特點：間歇作業與連續作業混合使用，對于轉爐或精煉設備等加工速度較快的設備，其生產調度可以采用間歇式的管理方法，而對于連鑄機則需要采用連續作業的管理方法，以實現設備之間的生產同步配合；生產與物流要高度銜接，保證工序之間的產品傳遞及時、準確、高效和連續，這就決定了煉鋼一連鑄調度計劃具有連續性、實時性以及高度復雜性。

三、煉鋼-連鑄調度計劃的編制方法優化措施

煉鋼連鑄計劃調度的業務主要包括組CAST計劃、鑄機分配、靜態計劃編制、動態計劃調整和輔助設備的調度計劃。目前在信息技術不斷發展的推動下，煉鋼一連鑄調度計劃已經實現了計算機編制管理。而在優化其編制方法時，需要對調度系統的相關功能模塊進行優化設計，以實現高效科學的管理。

（一）連鑄計劃自動生成與優化：在連鑄計劃的調度管理模塊中，首先需要對其生產設備的生產能力進行合理的預計算，并根據計算結果來合理分配轉爐、精煉以及連鑄的生產能力，以約束和控制生產流程的進度。并實現煉鋼一連鑄外供坯以及連鑄坯初軋加工合同的LOT自動生成。優化CAST，以提高連鑄機的生產能力和生產效率，降低生產成本。盡可能的實現連鑄機的自動分配與流程安排，以增大連鑄工藝階段的生產總量，提高生產效益。

（二）日出鋼計劃靜態排程優化：根據分配的連鑄機、確定的CAST順序和CAST間隔，并根據給定的轉爐、精煉等設備條件，對各臺連鑄機日計劃進行出鋼計劃靜態排程。在進行日出鋼計劃靜態排程的優化設計時，需要按照實際的生產狀況來實時調度，調度計劃優化后要達到以下目標：實現煉鋼、精煉、連鑄等工序之間的生產力平衡；實現RH、LF和CAS等精煉生產能力最大化滿足品種質量的需求；實現連鑄生產能力最大化；當RH、LF和CAS等精煉生產能力與連鑄生產能力之間存在矛盾時，需要根據設置一定的重要性指標，并以此指標來對其各自的生產能力進行綜合優化。

（三）出鋼計劃動態調整：由于重鋼新區設計流程較為先進，工序間界面十分緊湊，在出鋼計劃的編制執行中，會受到很多因素的影響而發生變化，這樣使得調度計劃成為一種動態控制。為此在進行計劃調整時，需要注意按照繼承性和優化性相結合的原則進行調整。繼承性是指當影響生產的事件出現時，可以通過工序的柔性組合或工序間的緩沖來消除這種不利影響時，盡量減少對原出鋼計劃的調整，從而保持計劃的連貫性和一致性；優化性是指因為設備故障或工序間不匹配等原因需要對原出鋼計劃進行調整時，調整的方向是針對當前的條件對原計劃進行優化。

四、結語